Show HN: 自動アーキテクチャ: カーパシーのループ、CPUに向けて
概要
Karpathy's LoopをCPU設計領域に適用し、自律型リサーチエージェントの汎用性を検証。
自動化された設計最適化ループが、約10時間で人間設計者を上回る成果を達成。
**成果の鍵はループ自体ではなく検証器(Verifier)**である点を強調。
検証器の設計が今後の競争優位性を左右するという示唆。
次世代の生産性向上は、検証器の明確化と自動化にかかっているという結論。
Auto-Architecture: Karpathy's LoopをCPUに適用した実験
- Andrej Karpathyのautoresearchは、提案・実装・評価・有効化という汎用的なループレシピ
- これをPython/機械学習領域外であるSystemVerilog製CPU設計に適用
- 対象は教科書的な5段パイプラインRV32IMコア(キャッシュ・分岐予測・マルチイシューなし)
- 自律エージェントがYAML形式で仮説提案、実装、評価を繰り返す構成
- 提案: microarchitecture仮説をYAMLで提出(スキーマチェック有)
- 実装: isolated git worktree下でrtl/配下のファイルを編集
- 評価: riscv-formal(53項目形式検証)、Verilator cosim(Python ISSと比較)、FPGA P&R、CoreMark CRC検証
- 多様性確保のため、各ラウンドで異なるカテゴリ(micro_opt | structural | predictor | memory | extension)を割り当て
実験結果とインパクト
- ベースライン: VexRiscv同等設定で2.23 CoreMark/MHz、301 iter/s
- 人間設計者ベンチマーク: 2.57 CoreMark/MHz @ 144MHz
- 自律ループの成果:
- 73仮説、9時間51分で10件の有効改善を発見
- 最終状態: 2.91 CoreMark/MHz、577 iter/s、199MHz、5,944 LUT4
- ベースライン比+92%、VexRiscv比+56%(iter/s)、LUT40%削減
- アーキテクチャ効率+13%、Fmax向上が残りの差分
- ブレークスルー例: DIV/REMユニットの分離によるLUT半減など
- 失敗事例: 実装ミス、サンドボックス違反、スキーマエラー、回帰(−73%)など多発
- 73仮説中63件が否定(回帰・壊れ・P&R失敗)
検証器(Verifier)の重要性
- ループ自体はコモディティ化(モデル・プロンプト・ツール・スロット数を選ぶだけ)
- 価値の源泉は検証器(Verifier)にある
- 正しいISA・形式検証プロパティ・パスサンドボックス・P&R多シード・CRC再検証・MMIO区間測定など
- 検証器がなければ「自信満々で間違った数値」を返す危険
- 今後の企業競争力: コードを書く人ではなく「検証器を書く人」が勝者
- ビジネスごとに「正しさ」を厳密に定義・自動化できるかが鍵
- AI問題ではなく「ドメイン知識をルール化」する問題
- ルールが明確ならエージェントが人より速く満たす
次の展開と未来展望
- 現状: ラウンド毎に失敗案を破棄する逐次探索
- 今後: 上位K件を残して多様なパスを並列的に探索するpopulation-based searchへ
- モデルコストを抑えつつ探索空間を拡大
- CoreMark以外での一般化: Embench等他ワークロードへ適用し、真の汎用性を検証予定
- 本質的問い: すでに「検証器」が明確な業務領域はどこか
- そこにループを適用すれば、チーム生産性が人数に依存しなくなる
- 結論: 未来のフロンティアは検証器。
- 「正しさ」を明文化し自動化した者が勝つ時代